RESUMO

Em vista da larga expansão da telefonia móvel a nível mundial é evidente a necessidade de melhorias na transmissão do sinal, visando não somente a qualidade do sinal transmitido, mas também minimizar o consumo de potência para efetuar a transmissão, devido a questões ambientais, além do tamanho e da duração das baterias de equipamentos portáteis. Transmissores para sistemas de comunicação móveis devem ser lineares. Porém, o amplificador de potência (PA), que é o principal elemento da cadeia de transmissão, exibe um compromisso entre linearidade e eficiência energética. Um dos meios utilizados para melhoria da eficiência consiste na inclusão de um linearizador na cadeia de transmissão. A pré-distorção digital (DPD) é uma das soluções que oferecem um melhor custo benefício. A proposta deste trabalho visa à síntese em uma FPGA (Field-Programmable Gate Array) de um DPD em banda base utilizando-se a linguagem VHDL. Uma vez que a aplicação do DPD tem por objetivo aumentar a eficiência energética do PA, o ponto principal a ser investigado neste trabalho é o consumo de potência do DPD sintetizado em FPGA. A topologia escolhida para o DPD é o chamado modelo de polinômio com memória, ou seja, um caso particular da série de Volterra. O processamento do sinal pelo DPD é feito basicamente por uma combinação das operações de soma, multiplicação e passagem por uma Look-Up-Table (LUT). A arquitetura do DPD adequada para processamento em tempo real também inclui lógica sequencial e a representação dos números binários em ponto fixo, usando-se de complemento de dois para representar números negativos. Baseado em resultados de simulação no software ISE Design Suite e considerando uma FPGA Xilinx Virtex 5 LX50T, foi estimado o consumo de potência e a utilização total da FPGA para a implementação do DPD considerando números binários de tamanhos variáveis. Utilizando-se de números binários de 16 bits, o consumo de potência pela FPGA é de 0,56 W e a sua utilização total foi de 14%, o que representa cerca de 4400 unidades lógicas. Ao reduzir a quantidade de bits para 14, observa-se uma grande queda no uso de unidades lógicas, resultando no emprego de 1235 unidades lógicas, o que corresponde a 4% do total disponível na FPGA. Uma queda ainda mais acentuada é observada ao diminuir-se a quantidade de bits para 10. Nesse caso, a FPGA fará uso de apenas 182 unidades lógicas, ou seja, cerca de 1% de seu total.

Palavras-chave: FPGA, Power Amplifier, VHDL