RESUMO

Sistemas de comunicação sem fio devem permitir uma alta taxa de transferência de dados na reduzida banda de frequência disponível. Isso é possível através da modulação, tanto em amplitude quanto em fase, de uma portadora. Por isso, torna-se necessário que o transmissor seja linear. Como os transmissores são construídos a partir de transistores, tem-se um compromisso entre linearidade e eficiência energética. Para melhorar a eficiência sem comprometer a linearidade, a alternativa é linearizar o amplificador de potência (PA). Neste trabalho foi feita a síntese em uma Field Programmable Gate Array (FPGA) de um pré-distorsor digital (DPD) em banda base para a linearização de PAs. Foi investigada a máxima complexidade computacional do DPD sintetizado capaz de ser processada pelo hardware no limitado tempo disponível. Uma vez que as operações do DPD são em tempo real e o mesmo deve ter uma frequência de operação da ordem de 50 MHz, o tempo de processamento do sinal pelo DPD não pode ultrapassar 20 ns e, neste intervalo, deve ser feita uma sequência mínima de 6 operações, nas quais cada operação depende do resultado da anterior. Estas operações são restritas a soma, multiplicação ou processamento através de uma Look-UpTable (LUT). Após análises de resultados de simulações, obtidos atráves do software ISE Design Suite, verificou-se que, para uma FPGA Xilinx Virtex5 LX50T e considerando números binários em representação ponto fixo com 16 bits, o atraso gerado pelo processamento da operação soma foi de 9 ns, da multiplicação de 16 ns e do processamento através da LUT de 10 ns. Com esses atrasos, a implementação em tempo real do DPD baseada exclusivamente em lógica combinacional é inviável, pois o atraso total (3 somas + 2 multiplicações + 1 processamento através da LUT = 69 ns) limita a máxima frequência de operação do DPD em 15 MHz. Torna-se, então, necessária a adição de lógica sequencial. Finalmente, este trabalho inclui o projeto de uma possível implementação em tempo real onde a saída do DPD tem um atraso fixo em relação à entrada de 6 períodos de clock.

Palavras-chave: FPGA, Power Amplifier, VHDL