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Título
PRÉ-DISTORSOR DIGITAL EM BANDA BASE PARA A LINEARIZAÇÃO DE PAS: SÍNTESE DO ALGORITMO DE ADAPTAÇÃO EM DSP E PRECISÃO

Aluno: Ricardo Augusto da Silva Cavalheiro - PIBIC/UFPR-TN - Curso de Engenharia Elétrica (Eletron.,Eletrotec.,Telecom.) (MT) - Orientador: Eduardo Goncalves de Lima - Departamento de Engenharia Elétrica - Área de conhecimento: 30406013 - Palavras-chave: amplificador de potência; linguagem de descrição de hardware (vhdl); mínimos quadrados recursivo (rls).

Com a introdução das tecnologias sem fio no mercado, a necessidade de se reduzir a perda de potência nas estações rádio base é imprescindível. Além disso, manter a linearidade no sinal transmitido é uma obrigação para os geradores de sinais para com os padrões de comunicação. Não obstante, o consumo de bateria pelos usuários e condições ambientais também assombram os transmissores. Para aumentar a eficiência de amplificadores de potência de radiofrequência (RF PAs), a utilização de pré-distorsores digitais (DPDs) em um FPGA (field progammable gate array) se faz interessante devido ao seu hardware robusto e baixo custo. O DPD compensa os efeitos não lineares do PA, aumentando sua eficiência. Deste modo, a transmissão linear e com alta eficiência do sinal torna-se possível. O modelo DPD conhecido como polinômio com memória (MP), tem resultados excelentes para diversos tipos de RF PAs. No entanto, para um uso efetivo do DPD, o linearizador deve ser capaz de compensar mudanças lentas no PA (da ordem de segundos) causadas por efeitos térmicos nos transistores. O objetivo deste trabalho é estudar um algoritmo de adaptação para a atualização dos parâmetros do DPD MP, em particular investigar os aspectos práticos de sua implementação em FPGA, sobretudo tempo de processamento e utilizo do FPGA. Dentre os algoritmos de adaptação existentes, foi escolhido o de mínimos quadrados recursivos (RLS), que consiste em um algoritmo iterativo partindo de condições nulas. Para tornar possível a manipução do sinal pelo FPGA, os números binários foram representados em ponto fixo. O programa em VHDL implementado deve ser capaz de somar, subtrair, multiplicar e indexar valores em Tabelas de Busca (LUTs). Após estas operações, os parâmetros otimizados obtidos através do algoritmo RLS são agora processados de forma a se atualizar as LUTs do DPD MP. O programa em VHDL foi simulado no software ISE Design Suite da Xilinx, para uma placa Xilinx Virtex5 LX50T. Como estimativa do consumo do FPGA, foi observada a quantidade de LUTs e blocos DSP48E necessários para os algoritmos de adaptação. O tempo de processamento foi simulado de modo a se validar a solução para tempo real. O algoritmo de atualização traduzido para a linguagem VHDL e implementado leva 0,0147 segundos, consome 109 LUTs e 24 blocos de DSP48. O algoritmo RLS leva 0,1291 segundos para ser executado e consome 10 LUTs e 48 blocos de DSP48. Deste modo, pode-se confirmar que o tempo total de processamento satisfaz as exigências para sua aplicação em tempo real, levando 0,1438 segundos no total.