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Título
PROJETO DE CIRCUITOS INTEGRADOS ANALÓGICOS DE BAIXO CONSUMO

Aluno: Mateus Lovatel Matias - IC-Voluntária - Curso de Engenharia Elétrica (N) - Orientador: Bernardo Rego Barros de Almeida Leite - Departamento de Engenharia Elétrica - Área de conhecimento: 30000009 - Palavras-chave: rfid; retificador; threshold voltage - Coorientador: André Augusto Mariano.

O presente projeto de pesquisa foi proposto com o objetivo de desenvolver um circuito retificador UHF com baixo consumo de energia e alta eficiência, capaz de fornecer a alimentação requerida em dispositivos de identificação por radiofrequência (RFID). Foi especificado que retificador deveria atingir uma sensibilidade melhor que -12 dBm e ocupar uma superfície de silício inferior a 0,025 mm2, fornecendo uma tensão de saída de 1.2 V e uma corrente de carga de 10 A. A fim de determinar a melhor abordagem, em um primeiro momento, foram levantados os diversos tipos de topologias de retificadores para RFID através do estudo de artigos publicados em eventos e jornais de instituições consagradas. As tradicionais topologias de retificadores usam transistores MOSFETs com tensão de limiar (Vth) relativamente altas. Consequentemente, para minimizar os efeitos desses valores, podem ser usados circuitos adicionais chamados de circuitos de cancelamento de Vth. Como o objetivo deste trabalho é projetar um retificador de baixo consumo e área ativa reduzida, escolheu-se projetar um retificador que usasse apenas transistores MOSFETs com tensão de limiar próxima a zero, conhecidos como transistores nativos. Como transistores nativos apresentam uma pequena tensão de limiar, dispensam a necessidade de se implementar circuitos adicionais para compensação. No desenvolvimento de soluções com transistores nativos, foi necessária uma especial atenção à impedância do circuito uma vez que, de um modo geral, transistores nativos apresentam correntes de fuga e correntes reversas maiores quando comparados aos transistores convencionais. Como resultado foi desenvolvido um retificador utilizando quatro estágios, sendo cada um composto por um dobrador de tensão de Dickson implementado com transistores nativos. As dimensões dos elementos ativos e passivos foram otimizadas de modo a atingir uma sensibilidade de entrada melhor do que a especificada com uma ocupação de superfície de silício próxima da metade do limite especificado. Na última etapa da pesquisa foi desenvolvido o layout do retificador proposto, com uma área ativa de 0,013 mm². De posse do layout foi possível então identificar os elementos parasitas inseridos no circuito em função das características especificadas do layout projetado. Finalmente, considerando estes elementos parasitas foram realizadas novas simulações para determinar a eficiência do retificador em uma análise pós-layout. Nesta condição o retificador projetado atingiu a sensibilidade de -14.3 dBm.