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Aluno - André Felipe Zanella - PIBITI/CNPq-FUNTTEL - Curso de Engenharia Elétrica (N) - Orientador : Eduardo Goncalves de Lima - Departamento de Engenharia Elétrica.

Título
PRÉ-DISTORSOR DIGITAL EM BANDA BASE PARA A LINEARIZAÇÃO DE PAS: SÍNTESE EM FPGA USANDO REDES NEURAIS RBF

Área de conhecimento: 30406005 - Palavras-chave: amplificadores de potência; modelagem matamática; linearização.

A linearização é um dos aspectos de maior importância no campo de comunicações sem fio para serviços 4G. A grande transferência de dados oferecida por serviços 4G somente pode ser obtida, em uma largura de banda reduzida, se o transmissor RF é modulado por um sinal com amplitude variável e com uma alta razão entre amplitude de pico e média. Neste cenário de amplitude variável, linearidade é essencial para evitar interferências. Sistemas de comunicações sem fio também exigem eficiência no consumo de energia. Como linearidade e eficiência são conflitantes no projeto em microeletrônica do amplificador de potência de radiofrequência (RFPA), é necessário o uso de uma técnica de melhoria da eficiência no consumo de energia, por exemplo, a arquitetura Doherty RFPA, combinado com o utilizo de um linearizador. Pré-distorsores digitais em banda base (DPDs) mostram-se como uma solução de linearização com bom custo-benefício. Neste trabalho, para compensar o comportamento não linear observado em RFPAs, é utilizada a técnica de DPD, onde o DPD é modelado usando redes neurais de base radial (RBFNN). O uso de RBFNN foi escolhido para tentar solucionar problemas encontrados em trabalhos anteriores que utilizavam um modelo de base polinomial. O objetivo deste trabalho é investigar os aspectos práticos de implementação do DPD RBFNN em um hardware digital. O hardware escolhido foi o Arranjo de Portas Programável em Campo (FPGA), que apresenta um baixo custo. O modelo escolhido para este projeto foi o Xilinx Virtex5 LX50T. Para simulações, foi escolhido o software ISE Design Suite, também da Xilinx, aonde foi feita a escrita do código em VHDL (linguagem de descrição de hardware). No código, são feitas operações aritméticas envolvendo constantes predeterminadas com um número E de entradas, representadas por números binários em ponto fixo. O número de bits é mantido sempre o mesmo. Após estas operações, os resultados serão encaminhados a respectivos R neurônios, onde ocorrerá mais uma etapa de processamento, através de tabelas de busca (LUTs) específicas para cada neurônio. Os resultados obtidos passarão por mais uma série de operações, que resultarão em O saídas. É necessário analisar o tempo de processamento do código proposto dentro da FPGA. Esta análise poderá ser feita dentro do próprio software de simulação. Também é analisado o consumo de energia que o processamento tem. O objetivo final é encontrar a melhor configuração que trará um tempo de processamento que não exceda os limites exigidos pela aplicação, focando também na economia do consumo de energia da FPGA.